دانشگاه آزاد اسلامی

واحد علوم و تحقیقات

دانشکده فنی و مهندسی، گروه برق

پایان نامه برای دریافت درجه کارشناسی ارشد در رشته برق (M.Sc)

گرایش: الکترونیک

عنوان:

کاهش جریان نشتی در گیت قابل برنامه ریزی میدانی

 

 

 

فهرست مطالب

عنوان                                                  شماره صفحه

چکیده.. ۱

فصل اول: کلیات تحقیق

۱-۱- مقدمه. ۳

۱-۲- بیان مساله. ۶

۱-۳- اهمیت و ضرورت تحقیق. ۷

۱-۴- اهداف تحقیق. ۸

فصل دوم: مروری بر ادبیات و پیشینه تحقیق

۲-۱- معرفی گیت قابل برنامه ریزی میدانی FPGA.. 10

2-2- معرفی حافظه ها شامل SRAM  و DRAM… 11

2-3- ساختار داخلی سلول حافظه. ۱۳

۲-۳-۱ سلول حافظه ۶ ترانزیستوری پایه. ۱۳

۲-۳-۲ نوشتن داده در سلول. ۱۴

۲-۳-۳ نگهداری داده در سلول. ۱۶

۲-۳-۴ خواندن داده از سلول. ۱۷

۲-۴- معرفی حاشیه نویز ایستای خواندن و جریان سلول. ۱۸

۲-۵- سلول بهبود یافته. ۲۰

۲-۵-۱ نوشتن در سلول جدید. ۲۱

۲-۵-۲ نگهداری داده در سلول جدید. ۲۴

۲-۵-۳ خواندن داده از سلول جدید. ۲۶

۲-۶- بررسی سلول جدید ارائه شده از دیدگاه تاخیر در خواندن و نوشتن.. ۲۶

۲-۶-۱ تأخیر نوشتن در سلول. ۲۶

۲-۶-۲ تاخیر خواندن داده از سلول. ۳۰

۲-۷- بررسی جریان نشتی در سلول حافظه. ۳۳

۲-۸- بررسی برخی سلول های ارائه شده. ۳۵

۲-۸-۱ سلول با نشتی پایین و آگاه به صفر. ۳۹

۲-۸-۲ سلول SRAM سخت شده نسبت به صفر. ۳۹

۲-۹- بررسی سلول بهبودیافته. ۴۳

۲-۱۰- بررسی چالش جریان نشتی. ۵۵

فصل سوم: روش اجرای تحقیق

۳-۱- شبیه سازی سلول ۶ ترانزیستوری پایه. ۶۵

۳-۲- شبیه سازی سلول پایه در لحظه ۲٫۵ میکروثانیه. ۷۱

۳-۳- شبیه سازی سلول بهبود یافته. ۷۳

۳-۴- شبیه سازی سلول بهبود یافته در زمان ۲٫۵ میکروثانیه. ۷۸

۳-۵- شبیه سازی سلول نهایی. ۸۰

۳-۶- شبیه سازی سلول نهایی در لحظه ۲٫۵ میکروثانیه. ۸۲

فصل چهارم: تجزیه و تحلیل داده ها

۴-۱- مقایسه و بررسی داده ها و نتایج حاصل از شبیه سازی. ۸۷

فصل پنجم: نتیجه گیری و پیشنهادات

۵-۱- نتیجه گیری. ۹۱

۵-۲- پیشنهادات. ۹۲

منابع و ماخذ.. ۹۳

فهرست منابع فارسی.. ۹۳

فهرست منابع انگلیسی.. ۹۴

چکیده انگلیسی. ۹۶

 

 

 

فهرست جداول

عنوان                                                  شماره صفحه

جدول ۳-۱: ترانزیستورها سلول ۶ ترانزیستوری پایه شامل نوع و ابعاد آن ها.. ۶۵

جدول ۳-۲: مشخصات پالس اعمال شده به ورودی های Bite-line و Word-line  ۶۶

جدول ۳-۳: ولتاژ گره های مدار در لحظه شروع به کار مدار. ۶۶

جدول ۳-۴: ظرفیت خازنی گره های اصلی مدار سلول پایه. ۶۷

جدول ۳-۵: مشخصات توان مصرفی ولتاژ و جریان منابع تغذیه مدار   ۶۷

جدول ۳-۶: نواحی کار ترانزیستورها درلحظه شروع به کار مدار   ۶۸

جدول ۳-۷: ظرفیت خازنی ترانزیستورها. ۶۸

جدول ۳-۸: نقاط کار ترانزیستورها. ۶۸

جدول ۳-۹: ولتاژ گره های  مدار در لحظه ۲٫۵  میکروثانیه. ۷۱

جدول ۳-۱۰: ظرفیت خازنی گره های اصلی مدار سلول پایه  در زمان ۲٫۵ میکروثانیه. ۷۱

جدول ۳-۱۱: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در زمان ۲٫۵ میکروثانیه. ۷۱

جدول ۳-۱۲: نواحی کار ترانزیستورها درلحظه ۲٫۵ میکروثانیه   ۷۲

جدول ۳-۱۳: نقاط کار ترانزیستورها در زمان ۲٫۵ میکروثانیه   ۷۲

جدول ۳-۱۴: مشخصات پالس های اعمال شده به ورودی های مدار   ۷۳

جدول ۳-۱۵: ولتاژ گره های مدار در لحظه شروع به کار. ۷۴

جدول ۳-۱۶: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه شروع به کار.. ۷۴

جدول ۳-۱۷: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه شروع کار مدار.. ۷۴

جدول ۳-۱۸: نقاط کار ترانزیستورها در لحظه شروع به کار. ۷۴

جدول۳-۱۹: نواحی کار ترانزیستورها درلحظه شروع به کار مدار   ۷۴

جدول ۳-۲۰: ولتاژ گره های مدار در لحظه ۲٫۵ میکروثانیه. ۷۸

جدول ۳-۲۱: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه ۲٫۵ میکروثانیه. ۷۸

جدول ۳-۲۲: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه ۲٫۵ میکروثانیه. ۷۸

جدول ۳-۲۳: نواحی کار ترانزیستورها درلحظه ۲٫۵ میکروثانیه. ۷۸

جدول ۳-۲۴: نقاط کار ترانزیستورها در لحظه ۲٫۵ میکروثانیه. ۷۹

جدول ۳-۲۵: ولتاژ گره های مدار در لحظه شروع به کار مدار   ۸۰

جدول ۳-۲۶: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه شروع به کار مدار. ۸۱

جدول ۳-۲۷: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه شروع به کار مدار.. ۸۱

جدول ۳-۲۸: نواحی کار ترانزیستورها درلحظه شروع به کار مدار   ۸۱

جدول ۳-۲۹: نقاط کار ترانزیستورها در لحظه شروع به کار مدار   ۸۱

جدول ۳-۳۰: ولتاژ گره های مدار در لحظه ۲٫۵ میکروثانیه. ۸۲

جدول ۳-۳۱: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه ۲٫۵ میکروثانیه. ۸۲

جدول ۳-۳۲: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه ۲٫۵ میکروثانیه. ۸۲

جدول ۳-۳۳: نواحی کار ترانزیستورها درلحظه  ۲٫۵ میکروثانیه   ۸۳

جدول ۳-۳۴: نقاط کار ترانزیستورها در لحظه ۲٫۵  میکروثانیه. ۸۳

جدول ۳-۳۵: مقایسه جریان نشتی ترانزیستور شماره ۲ در سلول بهبود یافته و سلول نهایی در زمان نگهداری داده ۲٫۵ میکروثانیه. ۸۷

جدول ۳-۳۶: مقایسه توان مصرفی تغذیه درسلول بهبود یافته و نهایی در زمان نگهداری داده در سلول ۲٫۵ میکروثانیه. ۸۷

 

 

 

 

فهرست شکل ها

عنوان                                                  شماره صفحه

شکل ۱-۱: سوئیچ های مسیریابی. ۳

شکل ۱-۲: جداول صحت. ۴

شکل ۱-۳: مالتی پلکسر چهار ورودی. ۴

شکل ۱-۴: سلول های حافظه مشخص کننده ورودی ها. ۵

شکل ۱-۵: سلول عملیات خواندن نوشتن و ذخیره سازی داده های دودویی جهت برنامه ریزی تراشه گیت قابل برنامه ریزی میدانی   ۶

شکل ۲-۱: نمونه ای از حافظه ها و ابعاد آن ها. ۱۱

شکل ۲-۲: بلوک دیاگرام یک FPGA. 12

شکل ۲-۳: معکوس کننده. ۱۴

شکل ۲-۴: قسمت ها و اجزای تشکیل دهنده سلول ۶ ترانزیستوری پایه   ۱۵

شکل ۲-۵: مسیر ورود داده به سلول و فیدبک مثبت نگهداری داده در سلول.. ۱۶

شکل ۲-۶: مسیر جریان سلول ۶ ترانزیستوری پایه. ۱۸

شکل ۲-۷: مقایسه حاشیه نویز ایستای خواندن در سلول مطلوب و نا مطلوب.. ۱۹

شکل ۲-۸: شماتیک مداری سلول بهبود یافته. ۲۱

شکل ۲-۹: مراحل خواندن و بارگذاری داده ۱ از ورودی و ذخیره در سلول.. ۲۲

شکل ۲-۱۰: مراحل خواندن و بارگذاری داده ۰ از ورودی و ذخیره در سلول.. ۲۳

شکل ۲-۱۱ مسیر حلقه فیدبک مثبتی که داده ۱ را در سلول نگهداری می کند.. ۲۳

شکل ۲-۱۲: شکل موج سیکل نوشتن داده در سلول. ۲۴

شکل ۲-۱۳: جریان های نشتی سلول جدید در حالت نگهداری داده صفر در سلول.. ۲۵

شکل ۲-۱۴: خازن های پارازیتی ترانزیستور ها در گره ST. 27

شکل ۲-۱۵: خازن CST که مجموع خازن های متصل به گرهST  می باشد   ۳۰

شکل۲-۱۶: مدار معادل سلول در زمان خواندن داده ۱٫ ۳۱

شکل ۲-۱۷: مقایسه متوسط جریان نشتی در سلول پایه و سلول جدید   ۳۴

شکل ۲-۱۸: مقایسه متوسط جریان نشتی با کاهش ولتاژVDD و بدون کاهش ولتاژ VDD در سلول جدید. ۳۴

شکل ۲-۱۹: مشخص کردن مسیر جریان نشتی در سلول در حالتی که داده ۱ در سلول جدید ذخیره شده. ۳۵

شکل ۲-۲۰: مقایسه ابعاد در طراحیlayout  سلول حافظه ۶ ترانزیستوری پایه و سلول ارائه شده جدید.. ۳۶

شکل۲-۲۱: طرح layout مربوط به سلول حافظه آگاه به صفر با جریان نشتی کم.. ۳۹

شکل ۲-۲۲: طراحی layout مربوط به سلول سخت شده نسبت به صفر پایه   ۴۱

شکل ۲-۲۳: طراحی layout مربوط به سلول سخت شده بهبود یافته   ۴۱

شکل ۲-۲۴ طراحی مربوط به layout سلول سخت شده سلول سخت شده به طور کامل نسخه کامل شده.. ۴۲

شکل ۲-۲۵: طراحی مربوط به layout سلول سخت شده به طور کامل   ۴۳

شکل ۲-۲۶: شماتیک مداری سلول جدید. ۴۴

شکل ۲-۲۷: ذخیره ماندن داده ۱ منطقی در سلول. ۴۶

شکل ۲-۲۸: ذخیره ماندن داده ۰ منطقی درسلول. ۴۷

شکل۲-۲۹: مسیر حلقه های فیدبک نگهدارنده داده ۰ و ۱ در سلول   ۴۸

شکل ۲-۳۰: حالت اولیه سلول که داده صفر در سلول ذخیره شده و آماده تغییر داده به صفر از طریق مسیر های مشخص شده.. ۵۱

شکل۲-۳۱: تغییر حالت داده صفر منطقی در سلول به یک و تغییر وضعیت ترانزیستورها.. ۵۱

شکل۲-۳۲: حالت اولیه سلول که داده یک در آن ذخیره شده و آماده تغییر داده به صفر از طریق مسیر های مشخص شده.. ۵۳

شکل ۲-۳۳: تغییر حالت داده یک منطقی در سلول به صفر و تغییر وضعیت ترانزیستورها.. ۵۴

شکل۲-۳۴: رابطه جریان نشتی و پشته کردن ترانزیستورها به شکل سری   ۵۶

شکل ۲-۳۵: پشته کردن ترانزیستورها در سلول جدید. ۵۷

شکل ۲-۳۶: نحوه قرارگیری سلول حافظه جدید در معماری سوییچ مسیریابی.. ۵۸

شکل ۲-۳۷: نحوه قرارگیری سلول حافظه جدید در معماری جدول جستجو ، برگرفته از مرجع.. ۵۹

شکل ۳-۱: روند انجام شبیه سازی و بدست آوردن خروجی و بررسی شرایط برای مقایسه.. ۶۴

شکل ۳-۲: شماتیک مداری سلول ۶ ترانزیستوری پایه. ۶۵

شکل ۳-۳: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده   ۶۹

شکل ۳-۴: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال     می گردد.. ۶۹

شکل ۳-۵: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی.. ۷۰

شکل ۳-۶: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی.. ۷۰

شکل ۳-۷: شماتیک مداری سلول بهبود یافته ارائه شده. ۷۳

شکل۳-۸: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده   ۷۶

شکل ۳-۹: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال      می گردد.. ۷۶

شکل ۳-۱۰: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید.. ۷۷

شکل ۳-۱۱: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید.. ۷۷

شکل ۳-۱۲: شماتیک مداری سلول نهایی و نحوه قرار گرفتن ترانزیستورهای پشته شده به شکل سری.. ۸۰

شکل۳-۱۳: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده   ۸۴

شکل ۳-۱۴: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال می گردد.. ۸۴

شکل ۳-۱۵: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید.. ۸۵

شکل ۳-۱۶: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید.. ۸۵

شکل ۳-۱۷: مسیر جریان نشتی در هنگام ذخیره سازی داده در زمان ۲٫۵ میکروثانیه درسلول بهبود یافته و سلول نهایی.. ۸۹

 

 

فهرست نمودارها

عنوان                                                  شماره صفحه

نمودار ۵-۱: مقایسه توان مصرفی تغذیه سلول نهایی و بهبودیافته درزمان نگهداری داده در سلول ۲٫۵ میکروثانیه. ۸۸

نمودار ۵-۲ مقایسه جریان نشتی ترانزیستور شماره ۲ در سلول بهبود یافته و سلول نهایی در زمان نگهداری داده در سلول ۲٫۵ میکروثانیه   ۸۸

 

 

چکیده

در تحقیق که پیشرو داریم بر آنیم تا با توجه به نیاز روزافزون به بهره گیری و استفاده از مدارهای الکترونیکی دیجیتال و نیاز به بهینه سازی جهت بهبود عملکرد که شامل مصرف توان کمتر، سرعت بالاتر، اشغال فضای کمتر و عملکرد بهتر می باشد با ایجاد تغییراتی در یکی از قسمت های یک ابزار بسیارکاربردی و مفید در طراحی و پیاده سازی مدارهای دیجیتال یعنی گیت قابل برنامه ریزی میدانی سبب بهبود عملکرد این ابزار شویم. در این تحقیق باتوجه به این نکته که عمده مصرف توان این ابزار در سلول های حافظه صرف می گردد و توجه به این نکته که بخش عمده ساختمان اجزای تشکیل دهنده تراشه شامل بلوک های منطقی قابل پیکربندی که خود شامل سوییچ های مسیریابی و جداول جستجو می باشند که حجم زیادی از این قسمت ها را سلول های حافظه تشکیل می دهند و باتوجه به این نکته که بخش عمده اتلاف توان را جریان نشتی ترانزیستورهای سلول حافظه در زمان بیکاری ایجاد میکنند با کاهش این جریان نشتی سبب کاهش توان مصرفی ایستا در سلول حافظه و در نهایت کل تراشه گیت قابل برنامه ریزی میدانی شویم و با کاهش مصرف توان دراین ابزار سبب بهبود عملکرد آن شویم.

 

کلمات کلیدی: آرایه گیت قابل برنامه ریزی میدانی، بلوک منطقی قابل پیکربندی، سوییچ مسیریابی، جدول جستجو، سلول حافظه، جریان نشتی

 

 

فصل اول:

کلیات تحقیق

۱-۱- مقدمه

کاهش ابعاد مدارات دیجیتال و ترانزیستورها یکی از چالش های امروزه در طراحی و ساخت مدارات مجتمع می باشد که با توجه به نیاز روزافزون به استفاده از مدراهای مجتمع این چالش، کاهش ابعاد همراه با عوامل ناخواسته از قبیل افزایش جریان نشتی در ساختمان و معماری این مدارها می باشد. با توجه به این نکته که یکی از ابزارهای مورد استفاده در ساخت و طراحی سیستم­های دیجیتال گیت قابل برنامه ریزی میدانی می باشد که این ابزار در ساخت و طراحی بسیاری از سیستم ها کاربرد دارد                          (Lamoureux  and Luk 2008, 338-345). این ابزار دارای اجزای مختلفی می باشد که قابلیت پیکر بندی و برنامه­ریزی را دارا می باشد (Lamoureux  and Luk 2008, 338-345; Naji 2004, 1055-1081).

یکی از توانمندی­های گیت قابل برنامه این است که می توان هر مدار دیجیتالی را توسط این ابزار پیاده سازی کرد. گیت قابل برنامه ریزی میدانی از بلوک های های منطقی قابل پیکربندی “۱” تشکیل شده است (Lamoureux  and Luk 2008, 338-345). علاوه بر مورد ذکر شده در قسمت قبل اجزای دیگری نیز درگیت قابل برنامه ریزی میدانی از قبیل واحدهای محاسباتی و رابط های ورودی وخروجی که به شکل بلوک های مجزایی هستند و سوییچ های مسیریابی شکل ۱-۱ ،”۲″ می باشند که کار این ابزار برقراری ارتباط بین بلوک های منطقی می باشد.

 

12000 تومان – خرید